반도체 미세화 공정 한계에 ‘패키징 기술’ 부상…인텔·삼성전자 등 기술 개발 가속화

김수호 기자 / 기사승인 : 2021-07-25 09:23:42
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[더퍼블릭=김수호 기자] 반도체 초미세공정의 기술한계 극복을 위한 핵심 기술로 ‘반도체 패키징’이 떠오르면서 인텔·삼성전자·TSMC 등 글로벌 반도체 기업들의 기술 경쟁이 치열해지고 있다.

23일 업계에 따르면 인텔은 오는 26일(현지시간) 글로벌 전략 발표회를 개최하고 차세대 반도체 패키징 로드맵을 공개한다.

패키징은 가공이 끝난 실리콘 웨이퍼 칩이 훼손되지 않도록 포장하는 공정이다. 불순물이나 외부 습기 등으로부터 칩을 보호하고, 주기판과 신호를 전달하도록 하는 것이다.

인텔은 지난 2019년 그래픽처리장치(GPU)·중앙처리장치(CPU)·메모리칩 등 핵심 칩을 하나로 모아 3차원(3D)으로 쌓는 패키징 기술 ‘포베로스’를 선보인 바 있다.

이번 발표회에서는 완성된 반도체를 단순히 패키징하는 기술이 아닌 웨이퍼에 회로를 그리는 전(前)공정 단계에서부터 패키징 기술을 적용하는 방식의 차세대 기술 개발 계획이 발표될 가능성이 높다.

삼성전자도 패키징 공정 기술 개발에 박차를 가하고 있다. 삼성전자는 지난 5월 연산가능(로직) 칩과 4개의 고대역폭 메모리(HBM) 칩을 하나로 구현한 2.5D 패키징 기술 ‘아이큐브 4’를 개발했다.

이를 통해 패키지 면적은 줄이고, 전송 속도는 향상시킬 수 있다는 것이 삼성전자 측의 설명이다.

지난해 7월 이재용 삼성전자 부회장이 패키징 기술을 개발하는 온양 사업장을 방문해 패키징 사업에 관심을 내보이기도 했다.

삼성전자는 아직까지 패키징 관련 투자 계획을 밝힌 바 없지만, 업계는 미국에 신설할 파운드리 공장에 패키징 생산시설을 포함할 것으로 전망하고 있다.

글로벌 파운드리(반도체 위탁생산) 1위 업체 TSMC도 패키징 기술 개발에 적극적으로 나서고 있다.

TSMC는 현재 5㎚(나노미터·10억분의 1m) 공정 양산을 위한 패키징 기술을 개발하고 있는데, 양산 성공 시 세계 최초 5㎚ 공정이 적용된 패키징 기술이 된다.

이를 위해 패키징 기판 세계 1위 업체 일본 이비덴과의 협력을 강화하고 있을 뿐만 아니라 일본에 패키징 공장을 설립해 사업 확대를 추진한다는 방침이다.

한국과학기술기획평가원은 세계 반도체 패키징 시장이 지난 2015년부터 연평균 4.84% 성장해 오는 2024년 849억 달러(약 98조원)에 달할 것으로 전망했다.

업계 관계자는 “반도체 회로 선폭이 3나노미터㎚ 이하로 줄어드는 등 미세 공정이 한계에 봉착하면서 업체들이 패키징에서 대책을 찾고 있는 것으로 보인다”고 말했다.

 

[사진 제공=연합뉴스]

 

더퍼블릭 / 김수호 기자 shhaha0116@daum.net 

 

 

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